2. PARTHENON による設計入門

(クロック・タイマの設計を例として)

PARTHENONシステムを使っての設計方法の概略をつかむために，具体的な例を使って，設計記述言語(SFL)のコンセプトやPARTHENONシステムが提供しているツール群の使い方をみていくことにします．

<図2.1> クロック・タイマの外観

ここでは，クロック・タイマの設計を例にとります．ここでのクロック・タイマは，「指定された数だけクロックをカウントし，その数になったら，なんらかの信号を出力する」というものとします．より具体的には，図2.1の仕様が与えられているものとします．

(1) 入力信号STARTがアサート(制御信号を"1"にすることを以降アサートと呼ぶ)されたら(有効になったら)，INIT端子に与えられているデータ(8ビット)を初期値として取り込み，以後，クロックが入るたびにこの値をカウント・ダウンしていく．

(2) カウント・アウトしたら(値が0になったら)，STARTまたはRESET信号がアサートされるまで，出力信号EXPIREをアサートし続ける．STARTやRESETは， (いつアサートされるかわからないという意味で)非同期にアサートされるものとする．

(3) 入力信号RESETがアサートされたら，すべての動作をやめて次にSTARTがアサートされるのを待つ．

本来，この程度の仕様のクロック・タイマは，PARTHENONシステムを使うほどの設計ではありませんが，PARTHENONの入門的説明のために簡単な例題を選びました．もちろん，大規模な設計に通じるような考え方で設計していきます (JKフリップフロップを並べるような回路は作らない)．